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División decimal parametrizable usando lenguaje de descripción de hardware
Parametric decimal division using hardware description language
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División decimal parametrizable usando lenguaje de descripción de hardware. (2020). Revista EIA, 17(33), 33016 pp. 1-6. https://doi.org/10.24050/reia.v17i33.1318
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En este trabajo se describe un algoritmo rápido y de alta precisión escrito en el lenguaje de descripción de hardware, VHDL para realizar la división entre dos números decimales, es decir, los números compuestos por una parte entera y una decimal, bajo el esquema de una representación de punto fijo. El algoritmo propuesto no es una aproximación, como se hace en la mayoría de los casos, escogiendo el algoritmo según la necesidad propia, en tiempo o en área de lógica. Para ello, el tamaño de los bits de los operandos se puede ajustar mediante un par de parámetros N y M, según los cuales dependerá la latencia del cálculo. El proyecto se sintetiza finalmente en una matriz de puertas programables o FPGA del tipo SPARTAN 3E de XILINX.
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